Vítejte, dnes je
středa
24.
duben
2024
Odborný časopis a portál zaměřený na vývoj a výrobu elektroniky 
Při návrhu FPGA a ASIC obvodů je velmi rozšířeným simulačním nástrojem program ModelSim od společnosti Mentor (původně Mentor Graphics). Mnozí uživatelé znají tento simulátor jako nástroj dodávaný zdarma některými výrobci FPGA součástek. Rozdíl je ale v tom, že plnohodnotný ModelSim je mnohonásobně rychlejší, přičemž nemá omezení ve velikosti návrhu.
ModelSim umožňuje ověřit HDL kód řádku po řádce na všech úrovních - behavioral (pre-synthesis), structural (post-synthesis), a back-annotated, dynamic simulation. Simuluje kódy typu behavioral, RTL, a gate-level, včetně VHDL VITAL a Verilog, přičemž časování je ve formátu SDF (Standard Delay Format).
ModelSim ale sdílí uživatelský interfejs s nejvýkonnějším simulačním nástrojem od společnosti Mentor, programem Questa. To umožňuje uživatelům programu ModelSim snadný přechod na Questa, pokud potřebují vyšší výkon a podporu pro pokročilé verifikační možnosti. S komplexní podporou pro Verilog, SystemVerilog pro návrh, VHDL a SystemC zajišťuje Questa dobrý základ pro verifikaci v prostředí single / multi-language návrhu.
Informační leták Questa je zde
Více informací o ModelSim zde
mklauz@dps-az.cz
